データ処理システム

Data processing system

Abstract

【課題】メモリアクセスとインタフェース制御に対するハイパフォーマンスを限られた面積で実現する。 【解決手段】配線基板(15)に、データ処理用半導体デバイス(16)、メモリ回路(17)及びインタフェース回路(18)を有し、メモリ回路とインタフェース回路はデータ処理用半導体デバイスの左右に別々に接続される。データ処理用半導体デバイスはメモリ回路側にメモリ制御用のPLL回路を有し、インタフェース回路側にインタフェース制御用のPLL回路を有する。配線基板上の配線がデータ処理用半導体デバイスの左右に分割され、配線による占有幅という点でコンパクト化できる。PLL回路をメモリ回路側とインタフェース回路側に夫々分離して備えるから、PLL回路によって位相合わせされた内部クロック信号の伝達経路を短くでき、それらの点においてハイパフォーマンスに資する。 【選択図】 図1
<P>PROBLEM TO BE SOLVED: To realize a high performance to memory access and interface control with a limited area. <P>SOLUTION: A wiring substrate (15) is provided with a semiconductor device (16) for data processing, a memory circuit (17) and an interface circuit (18). The memory circuit and the interface circuit each are connected to the right and left sides of the semiconductor device for data processing, respectively. The semiconductor device for data processing is provided with a PLL circuit for controlling a memory on the memory circuit side and a PLL circuit for controlling an interface on the interface circuit side. The wiring on the wiring substrate is divided into the right and left of the semiconductor device for data processing, and the compaction is possible from the viewpoint of an occupied width by the wiring. The transmission passage of an inner clock signal to which phase matching is made by the PLL circuits can be shortened since the PLL circuits are provided separately on the memory circuit side and on the interface circuit side. These points contribute to the high performance. <P>COPYRIGHT: (C)2005,JPO&NCIPI

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